Chiplet,真的万事俱备了吗?

UCIe标准的全称为“UniversalChiplet Interconnect Express”，旨在芯片封装层面确立互联互通的统一标准。

借此，Chiplet或将在标准和生态层面掀开新篇章。

解读UCIe，绕不开Chiplet。

Chiplet俗称芯粒，也叫小芯片，它是将一类满足特定功能的die（裸片），通过die-to-die内部互联技术实现多个模块芯片与底层基础芯片封装在一起，形成一个系统芯片，以实现一种新形式的IP复用。

当前，主流的系统级芯片都是将多个负责不同类型计算任务的计算单元，通过光刻的形式制作到同一块晶圆上。以旗舰级智能手机的SoC芯片为例，基本都集成了CPU、GPU、DSP、ISP、NPU、Modem等众多不同功能的计算单元，以及诸多的接口IP，追求的是高度集成化，利用先进制程对于所有的单元进行全面的提升。

而随着半导体工艺制程持续向3nm/2nm推进，晶体管尺寸已经越来越逼近物理极限，所耗费的时间及成本越来越高，同时所能够带来的“经济效益”的也越来越有限，“摩尔定律”日趋放缓。在此背景下，Chiplet被业界寄予厚望，或将从另一个维度来延续摩尔定律的“经济效益”。

Chiplet是将原本一块复杂的SoC芯片，从设计时就按照不同的计算单元或功能单元对其进行分解，然后每个单元选择最适合的工艺制程进行制造，再将这些模块化的裸片互联起来，通过先进封装技术，将不同功能、不同工艺制造的Chiplet封装成一个SoC芯片。

对于Chiplet技术的发展和兴起，摩尔精英CEO张竞扬认为，这既是技术发展需要，也是经济规律的驱动。如今单品出货上亿的手机SoC研发成本往往达到10亿美金以上，而物联网细分领域的出货和利润难以覆盖这样的研发投入。为此，芯片产业正在积极探索在单个封装里实现分解SoC，多芯片异构集成的Chiplet技术，来平衡这种研发投入上升和出货量下降之间的矛盾。

从其技术特点和当前进展综合来看，Chiplet的优势可以归结为几个方面：

Chiplet可以大幅提高大型芯片的良率。近年来，随着高性能计算、AI等方面的巨大运算需求，集成更多功能单元和更大的片上存储使得芯片不仅晶体管数量暴增，芯片面积也急剧增大。芯片良率与芯片面积有关，随着芯片面积的增大而下降，掩模尺寸700mm²的设计通常会产生大约30%的合格芯片，而150mm²芯片的良品率约为80%。因此，通过Chiplet设计将大芯片分成更小的芯片可以有效改善良率，同时也能够降低因为不良率而导致的成本增加。

Chiplet可以降低设计的复杂度和设计成本。因为如果在芯片设计阶段，就将大规模的SoC按照不同的功能模块分解为一个个的芯粒，那么部分芯粒可以做到类似模块化的设计，而且可以重复运用在不同的芯片产品当中。这样不仅可以大幅降低芯片设计的难度和设计成本，同时也有利于后续产品的迭代，加速产品的上市周期。而且，把SoC拆分成几个关键的“Chiplet”，让每颗Chiplet能够同时出货到10种甚至更多的应用中去平衡研发成本，能够避免一颗大SoC芯片设计出来后没有足够出货量带来的巨大损失。

Chiplet还能降低芯片制造的成本。一颗SoC当中有着不同的计算单元，同时也有SRAM、各种I/O接口、模拟或数模混合元件，这其中主要是逻辑计算单元通常依赖于先进制程来提升性能，而其他的部分对于制程工艺的要求并不高，有些即使采用成熟工艺，也能够发挥很好的性能。所以，将SoC进行Chiplet化之后，不同的芯粒可以根据需要来选择合适的工艺制程分开制造，然后再通过先进封装技术进行组装，不需要全部都采用先进的制程在一块晶圆上进行一体化制造，这样可以极大的降低芯片的制造成本。

在多种优势因素以及市场发展趋势的驱动下，AMD、台积电、英特尔、英伟达等芯片巨头厂商嗅到了这个领域的市场机遇，近年来开始纷纷入局Chiplet。AMD最新几代产品都极大受益于“SiP + Chiplet”的异构系统集成模式；另外，近日苹果最新发布的M1 Ultra芯片也通过定制的UltraFusion封装架构实现了超强的性能和功能水平，包括2.5TB/s的处理器间带宽。科技巨头的动态和布局，无一不反映着如今Chiplet技术正在得到行业内的认可和重视。

据Omdia报告，预计到2024年，Chiplet市场规模将达到58亿美元，2035年则超过570亿美元，市场规模将迎来快速增长。

然而，虽然有诸多优势加持，但与所有新技术一样，Chiplet也面临不少挑战，受限于不同架构、不同制造商生产的die之间的互连接口和协议的不同，设计者必须考虑到工艺制程、封装技术、系统集成、扩展等诸多复杂因素。同时还要满足不同领域、不同场景对信息传输速度、功耗等方面的要求，使得Chiplet的设计过程异常艰难。而解决这些问题的最大挑战就是缺少统一的互连标准协议。

由于 Chiplet 设计涉及不同厂商的设计 IP 和制程技术，想要真正地利用模组化架构的潜力，就需要一个开放的生态系统。与此同时，被广泛接受的互连标准，也是让设备获得更广泛验证、合规性和互操作性必要步骤。

此前，众多的芯片厂商都在推自己的互联标准，比如Marvell在推出模块化芯片架构时采用了Kandou总线接口；英伟达用于GPU的高速互联NV Link方案；英特尔免费向外界授权的AIB高级接口总线协议；台积电和Arm合作推出的LIPINCON协议；AMD也有Infinity Fabrie总线互联技术，以及用于存储芯片堆叠互联的HBM接口等等。

可以看到，这些芯片巨头们在积极探索Chiplet技术，但同时大家又各自为战，推动自己的高速互联协议标准。有业内专家指出，不同工艺、功能和封装的芯片之间没有统一的通信接口，会造成严重的资源浪费。

随着Chiplet逐步发展，未来来自不同厂商的芯粒之间的互联需求必然会爆发。因此，在技术成熟和形成商业潮流之前，行业厂商需要搭起一座Chiplet互联接口标准化的“桥梁”。

这也就是文章开头提到的UCIe联盟成立以及UCIe标准推出的市场环境和技术基础。

UCIe是一种开放规范，它定义了封装内Chiplet之间的互连，该标准意味着Chiplet的接口将标准化，用户可以从多个晶圆代工厂获得构建Chiplet的小芯片，实现真正的混合配置，打破了各公司之间的壁垒，降低了复杂芯片的开发成本。

据白皮书介绍，UCIe提供了物理层裸片间通信的电气信号、时钟标准、物理通道数量等规范，至于标准所屏蔽的具体物理实现结构则不做限制，为了适配不同厂商的封装方法，还专门划分出针对“标准封装”、“先进封装”的不同标准。

标准封装方法对应于只需要以具有成本效益的方式将两个小芯片组合在一个封装上的芯片。对于需要使多个小芯片的性能尽可能接近单芯片的芯片制造商来说，先进的封装规范允许大量通道，从而提供大量带宽。

据资料介绍，UCIe是一种分层协议，具有物理层和die-to-die适配器。物理层可以包含来自多家不同公司当前所有类型的封装选项，包括标准2D封装和更先进的2.5D封装。随着3D芯片封装的推出，UCIe标准还需不断升级，未来也将最终扩展到3D封装互连。

UCIe的协议层运行在物理层之上，最初的规范依赖于PCIe和开放的CXL协议。据了解，该标准最初由英特尔提议并制定，后开放给业界共同制定而成。PCIe和CXL已经经过了多重的考验，可以提供可靠的数据传输和链路管理，以及缓存一致性等额外的定制功能。

这意味着UCIe标准正在以一个完整且经过充分验证的协议层开始运行，PCIe协议提供广泛的互操作性和灵活性；而CXL可用于更高级的低延迟/高吞吐量连接，如内存、I/O以及GPU和ASIC等加速器、缓存。虽然该规范以PCIe和CXL作为当前协议开始，但将来会扩展到包括其他协议，UCIe支持允许使用任何其他协议的原始/流式协议选项。

借助成熟的 PCIe 和 CXL 行业标准，该产业联盟发布了涵盖上述标准的UCIe1.0 规范。UCIe1.0 只是一个开始，借助UCIe的平台，巨头们将打造更加完整的Chiplet生态系统。UCIe联盟在官网上公开表示，该联盟需要更多半导体企业的加入，来打造更全面的Chiplet生态系统。同时，加盟的芯片企业越多，意味着该标准将得到更多的认可，也有机会被更广泛的采用。

总体来看，UCIe标准出现的最大意义在于，巨头们合力搭建起了统一的Chiplet互联标准，让终端使用者打造SoC芯片时，可以自由搭配来自多个厂商生态系统中的小芯片零件，这将加速推动开放的Chiplet平台发展，并横跨x86、Arm、RISC-V等架构和指令集。

对此，电子科技大学黄乐天副教授向半导体行业观察表示，UCIe标准的推出意味着英特尔继CXL之后，在芯片级推动异构计算的道路上迈出了非常坚实的一步，其意义在于围绕核心处理器之外形成异构加速器Chiplet设计生态，吸引专用加速器以Chiplet的形式和CPU生态系统进行融合。但标准这种东西向来是依靠商业竞争剩者为王的，英特尔主导了很多标准但也并不是推一个就能成一个。

另一方面，对行业带来的最大影响在于促进Chiplet从“清谈”向“实操”迈进，从“各家各户自说自话”向“组队厮杀迈进”。尤其是对于国内而言，炒概念、搞论坛、摇旗子、圈地盘的虚招提早结束了，考虑到当前日趋紧张和复杂的国际形势，到了需要踏踏实实考虑如何整合力量走好“具有中国特色的Chiplet之路”的时候了。黄教授套用了一句经久不衰的名言说道：“留给中国队的时间不多了。”

随着UCIe标准的推出，IP公司将从Chiplet生态中获得更多机会。一方面，UCIe对于IP供应商意味着新的生意，不管是芯片内部传输，还是在机箱中增加UCIe接口，都增加了更多可能性。

不过，对于IP厂商来说，最大的机会更源自于IP的芯片化，即一些半导体IP核以硅片的形式提供，IP就是“Chiplet”，旨在以Chiplet的形式实现IP的“即插即用”和“重复利用”， 不同功能的 IP，如 CPU、存储器、模拟接口等，可灵活选择不同的工艺分别进行生产，以灵活平衡原有先进制程工艺芯片面临的性能与成本的矛盾，并降低较大规模芯片的设计时间和风险，实现从SoC中的IP到SiP封装中以独立的芯粒形式呈现的IP。

另一方面，从上文提到的AMD、苹果推出CPU/GPU等芯片产品可以看到，高性能SoC都能应用到Chiplet技术，这意味着物联网市场中大量产品都将有机会以“Chiplet+2.5D/3D”形态存在，芯片产业的协作模式需要调整来适应这一趋势。面对市场对Chiplet集成的需求，特别是大量客户有做多品类、小批量的封装需求，给封测厂商以及具有供应链整合能力的企业带来了机会。

张竞扬表示，正是看到了这样的市场需求和机遇，摩尔精英自2018年起自建封测基地，为客户提供从封装设计、仿真到工程批制作，再到量产管理的封装解决方案。与此同时，摩尔精英打造的芯片设计平台，聚合了多家具有特定优势的设计服务和IP公司，最大化地发挥每一方的优势，并在提供解决方案的过程中积累裸片资源，促成多方协作的产品创新。

虽然Chiplet正展现出诸多好处和市场潜力，但是要充分发挥其效力，仍面临着一些需要解决的难题和挑战。其中，解决互联标准只是第一步。技术层面，Chiplet 还面临着来自先进封装、测试、软件配合等多个方面的挑战。

解决互联只是第一步，要将Chiplet真正结合在一起，最终还要依靠先进封装。

目前台积电拥有CoWoS/InFO、英特尔拥有EMIB、Fovores 3D等，Chiplet使用的先进封装多种多样。UCIe1.0标准没有涵盖用于在小芯片之间提供物理链接的封装/桥接技术。在UCIe的定义中，Chiplet可以通过扇出封装、硅中介层、EMIB连接，甚至可以通过一个普通的有机基板连接。只要一个UCIe小芯片符合标准（包括凸块间距），它就可以与另一个 UCIe 小芯片通信。

未来随着Chiplet 技术的发展终究会使小芯片间的互联达到更高的密度，要应对先进封装功能和密度的不断提升，散热、应力和信号传输等都是重大的考验。目前头部的IDM厂商、晶圆代工厂以及封测企业都在积极推动不同类型的先进封装技术，以抢占这块市场。

对于Chiplet来说，将一颗大的SoC芯片拆分成多个芯粒，相较于测试完整芯片难度更大，尤其是当测试某些并不具备独立功能的Chiplet 时，测试程序更为复杂。英特尔创新科技前总经理谢承儒曾表示，以目前芯片复杂程度与更复杂的封装等，需要相对应测试技术，这就像闭眼在森林中跑步一样，会非常困难。众多芯粒的测试需要在晶圆阶段完成，这就需要更多的探针来同时完成测试。特别是对于3D IC来说，从外部来看，其内部就是一个“黑盒子”，测试探针只能通过表面的一些点来获取有限的数据量，这也给对于3D IC的分析测试带来了很大的挑战。

同时，为了提升合封后的整体良率，Chiplet集成也对测试和质量管控提出了更高的要求，包括互连线路的信号质量验证、互操作性功能验证、测试覆盖率等考虑，此外也对晶圆级CP与Chiplet合封后成品FT测试流程和测试设备提出更高挑战。张竞扬表示：“摩尔精英的ATE测试机台凝聚了顶尖IDM公司二十多年来的研发成果，并在过去数百亿颗芯片的测试实践中中积累了宝贵的经验，帮助客户应对Chiplet模式下的芯片测试在效率、成本和质量的挑战。”

对于芯片设计来说，虽然无需再去设计复杂的大芯片，但是将SoC分解Chiplet化，并将其整合到一个2.5D/3D封装当中，会带来系统复杂度的大幅提升，在系统设计方面存在较大挑战。

相对原有的2D单芯片来说，Chiplet与2.5D/3D封装结合，其内部各个芯粒可能采用的是不同的制程工艺，不同架构，同时还需要加入高速互联总线，接口IP、HBM内存，各个模块可能还需要用到不同的材料进行互联。因此，在芯片设计的时候，就需要将内部封装的各个模块看成一个整体的系统，需要一开始就要考虑到整个系统层级的设计和优化。

Chiplet 的设计制造需要 EDA 软件从架构到实现再到物理设计全方位进行支持，另外各个 Chiplet 的管理和调用也需要业界统一的标准。目前，Chiplet技术缺乏相关的EDA工具链，以及完整且可持续性的生态系统。

技术层面挑战之外，用户需求和Chiplet分工不明确、尚未建立规模经济的正向循环等不确定因素，也可能会导致供给侧不足，缺乏稳定多样的Chiplet供给等问题出现，多重困扰下，Chiplet需产业界一起来努力共建生态繁荣。

对于中国半导体而言，Chiplet被视为中国与国外差距相对较小的先进封装技术，有望带领中国半导体产业在后摩尔时代实现质的突破，因此，Chiplet技术也成为了中国半导体企业的“宠儿”，纷纷走向Chiplet研发的道路。

华为是国内最早尝试Chiplet的一批公司，海思半导体在早期就与台积电合作过Chiplet技术，在技术封锁之下，Chiplet可能会成为华为渡过难关、保持劲头的一种解决方案。去年，有消息传出，华为正在尝试双芯片叠加，将利用3DMCM封装的Chiplet。

除华为之外，也有其他国产半导体公司在此布局。国内公司芯动科技推出的首款高性能服务器级显卡GPU“风华1号”就使用了INNOLINK Chiplet技术，将不同功能不同工艺制造的Chiplet进行模块化封装，成为一个异构集成芯片。

此外，芯原科技也是国内为数不多提供Chiplet芯片设计的公司。据了解，其采用Chiplet架构所设计和推出的高端应用处理器平台用了12个月完成了从定义到流片返回。

芯原股份认为，后摩尔时代，Chiplet给中国集成电路产业带来了很多发展机遇。首先，芯片设计环节能够降低大规模芯片设计的门槛；其次，芯原这类半导体IP企业可以更大地发挥自身的价值，从半导体IP授权商升级为Chiplet供应商，在将IP价值扩大的同时，还有效降低了芯片客户的设计成本，尤其可以帮助系统厂商、互联网厂商这类缺乏芯片设计经验和资源的企业，发展自己的芯片产品；最后，国内的芯片制造与封装厂可以扩大自己的业务范围，提升产线的利用率，尤其是在高端先进工艺技术发展受阻的时候，还可以通过为高端芯片提供基于其他工艺节点的Chiplet来参与前沿技术的发展。

张竞扬从市场和供应链模式层面进行分析时表示，近些年来，美的、格力、格兰仕等知名家电厂商都在自研或投资芯片的方向上一路狂奔，下游客户希望能够更深入地参与到芯片的定制，也希望对芯片供应链有更强的掌控。毫无疑问，Chiplet能够帮助系统厂商通过差异化的定制芯片，来提升自己产品的竞争力。但与此同时，对本来就很内卷的芯片设计赛道造成了一定的挤压，芯片公司的形态会变得更加多元化，不仅仅是Fabless，IDM和Fab-lite，更加短小轻快的Chiplet供应商也有可能出现。因此，Chiplet在给国内芯片产业带来机遇的同时，也需要行业厂商不断探索与以往不同的盈利模式，灵活调整以抓住新的发展机会。

产业界之外，黄乐天副教授从学界的角度进行观察，在目前工艺演进受制于国际形势被“卡脖子”的局势下，通过研究先进封装在一定程度上“绕开”被卡的技术难点甚至实现所谓的“弯道超车”、“换道超车”是很多人自然而然的想法。但集成电路产业的积累不是短时间可以完成的，我们吃急功近利的亏已经太多了。在如今这样难得的大好形势下，我们更应该清楚的认识到Chiplet是产业发展的机会，但这是谁的机会？

建议国内的从业者多干实事少喊口号，多搞开放合作少搞圈地自封。Chiplet不是救市良方也不是灵丹妙药，它不过是一种技术发展的思路而已。这种思路要落到实处，还是需要经过踏实的、艰苦的努力。现阶段Chiplet发展必然存在多条技术路线并行的情况。例如苹果刚推出的M1 Ultra相对于UCIe就是另外一个极端。现阶段应该少谈想法多搞实务，先走出一条路子来。即便是有问题的，在前进的道路上总可以找到一些正确的方向。空谈误国，实干兴邦！

通过这篇文章，相信大家进一步的了解Chiplet在技术和生态方面的进展和不足，以及Chiplet对于国内产业的机遇和挑战，但纵然也还有很多问题或困惑萦绕在我们心中：

• UCIe产业联盟当前为什么没有EDA厂商？

• 苹果和英伟达为何没有参与其中？

• 是否允许中国厂商参与其中？如果未来出现禁令相关问题，能否规避？

• UCIe如何落实“开放”二字？

• 是否会有专门的UCIe IP对外授权，帮助其它厂商加入生态？

• ...

笔者就以上问题尝试联系了UCIe相关部门，截止发稿前尚未收到对方答复。大家可对此发表自己的观点和看法，正所谓“交流凝智慧，探讨出真知”。

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